65-nm FPGA的功耗管理

       主要的FPGA供应商联合其他半导体芯片供应商推出了基于65-nm工艺技术的产品。

       采用尺寸更小的工艺技术有明显的优势，例如，管芯尺寸减小(从而降低了价格)，性能更好，并有可能实现更复杂的器件。然而，随着性能的提高，功耗也在增大，特别是在65-nm以及尺寸更小的工艺技术上。

       图1显示了从90-nm转向65-nm工艺时的影响。FPGA密度增大导致功耗随之线性增加。从90-nm移植到65-nm增大了泄漏电流。而且，设计在高频运行时动态功耗也在增加。

      结果，基于90-nm的设计能够满足功耗预算要求，而同一设计移植到65-nm FPGA后，很可能达不到功耗要求。

图1. 工艺移植对功耗预算的影响。

        因此，FPGA设计人员现在开始担心功耗问题，在系统级采取措施，使器件功耗能够满足分配给他们的功耗预算。

       FPGA中的功耗由三部分组成：内核静态功耗、内核动态功耗以及I/O功耗。

       内核静态功耗被定义为在FPGA内部没有时钟运行时的FPGA功耗。静态功耗取决于很多因素，例如工艺技术、晶体管特性、所采用的绝缘介质以及温度等。

       内核动态功耗被定义为在FPGA内部有时钟运行、信号触发时的功耗。计算动态功耗的公式如图2所示。

图2: 计算动态功耗的公式。

       I/O功耗被定义为I/O缓冲自己的功耗。I/O功耗取决于设计中所采用的I/O引脚数量、这些I/O的触发速率、引脚电容以及I/O引脚上采用的I/O标准。

      在图1中，很明显，基于65-nm的FPGA需要采取措施以降低FPGA功耗。

      此外，FPGA供应商还应该提供软件工具，帮助设计人员分析功耗，并优化FPGA的功耗。

       65-nm FPGA的DDR3接口

       目前全世界用户的所有数字系统几乎都采用了存储器件。现在的系统设计人员可以使用各种不同的存储技术，例如DDR、DDR2、QDR、QDR II和RLDRAM等。据Gartner Dataquest的调查，DDR2由于在性能、成本和灵活性上的优势，是业界最常用的存储器件。

       DDR2接口最终被JEDEC协会认定为业界应用最广泛的规范。最近，JEDEC完成了DDR3标准规范，这是DDR技术发展的新阶段。和DDR2相比，DDR3性能更好，存储密度更高，功耗和系统成本更低。

        DDR3技术的关键创新是均衡特性，其目的是降低DDR3 DIMM通信时的SSN噪声，从而提高DDR3数据传送的可靠性。对于支持数据速率超过1 Gbps的DDR3接口，均衡是非常重要的特性。

        FPGA供应商应采用均衡特性，以完全符合DDR3标准。这表明需要对DDR3器件和DDR3 DIMM接口的I/O缓冲进行改动。图3所示为支持DDR3接口所需的部分电路。

图3. I/O缓冲中支持DDR3的专用电路。

       相关链接：

  * FPGA器件电源完整性
  * PowerPlay早期功耗估算器和功耗分析器
  * Stratix III FPGA低功耗特性
  * 存储器解决方案中心——DDR3 SDRAM
  * Stratix III 外部存储器资源中心